ZCU102 是xilinx官方评估板 基于XCZU9EG-2FFVB1156E MPSoC芯片 官方为PADs原理图+Allegro； 本资源将原理图转换为OrCAD，并精细调整； OrCAD原理图可直接生成网表更新PCB； PCB更新为Allegro17.2和17.4版本； 本资源包括ZCU102页面资源：快速入门指南，BOM，xdc文件，芯片pin表等； 可用于学习Cadence参考资料； ZCU102是Xilinx公司推出的一款基于Zynq UltraScale+ MPSoC系列芯片的官方评估板，型号为XCZU9EG-2FFVB1156E。该评估板广泛应用于高性能计算、图像处理、机器视觉以及深度学习等技术领域。ZCU102评估板具备强大的处理器性能、灵活的可编程逻辑以及丰富的外围接口，为开发者提供了一个性能优越、功能全面的硬件平台。 OrCAD是Cadence公司推出的一款电子设计自动化（EDA）工具，广泛应用于模拟电路、数字电路和混合信号电路的设计。OrCAD提供了包括原理图捕获、电路仿真、PCB布局和布线等在内的完整设计流程，它强大的功能和易用性使其在电子工程设计领域得到了广泛的应用。 本资源的核心在于将ZCU102评估板的官方原理图文件从PADs格式转换为OrCAD格式，并进行了精细的调整，使得使用OrCAD的用户能够轻松地进行原理图的设计、修改和仿真。OrCAD原理图的优势在于其能够通过网络列表（网表）的方式直接与PCB设计工具交互，这样可以大大简化从原理图到PCB布线的转换过程，提高设计效率。 为了适应不同用户的需求，本资源还对PCB更新提供了对应于Allegro PCB设计软件的17.2和17.4两个版本的支持。Allegro是Cadence公司推出的另一款强大的PCB设计工具，它支持复杂电路板的布局和布线，广泛应用于高性能的电子产品设计中。将OrCAD原理图与Allegro PCB设计软件相结合，用户不仅可以完成电路设计，还能高效地完成电路板的布局和布线工作，从而缩短产品的开发周期。 此外，资源中还包括了ZCU102评估板的相关页面资源，如快速入门指南、物料清单（BOM）、约束文件（xdc文件）以及芯片引脚分配表（pin表）。这些文档资料对于新用户快速上手、理解评估板的硬件架构和功能具有极大的帮助。快速入门指南可以让用户在短时间内了解评估板的基本使用方法，BOM则为用户提供了板上所有元件的详细信息，有助于物料准备和采购；约束文件则指导了电路设计中的关键参数和规则；而芯片引脚分配表则是进行原理图设计时不可或缺的重要参考。 通过使用本资源，用户不仅可以快速掌握ZCU102评估板的使用方法，还能通过OrCAD和Allegro工具链，深入学习Cadence的相关设计方法和流程，这对于电子工程设计人员来说，无疑是一份宝贵的参考资料。无论是对于初学者还是有经验的工程师，本资源都能提供极大的帮助，提升电子设计的效率和质量。

zcu102+adrv9002官方参考设计（2019vivado版本）

基于petalinux+vivado的zcu102 demo板的PS端PCIE接口配置与调试经验，包括vivado设置pcie的ip核和petalinux配置设备树及linux内核/根文件系统，已经相关lspci工具的测试。

配置过程可以见知乎https://zhuanlan.zhihu.com/p/582574230

PYNQ移植ZCU102编译好的固件 包含了开发板启动的BOOT.bin，image.ub 以及在线加载bit文件用到的bit和tcl文件

硬件版本：HW-Z1-ZCU102 REVISION 1.1 PYNQ版本：v2.7 操作系统版本：Ubuntu 18.04.4 Xilinx工具版本：2020.2 板级支持包版本：xilinx-zcu102-v2020.2-final.bsp rootfs版本：focal.aarch64.2.7.0_2021_11_17.tar.gz

xilinx 开发板102原理图，FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物

博客配套源码 https://blog.csdn.net/botao_li/article/details/88101417

嵌入式CNN 使用SDSOC和Xilinx Ultrascale +平台在嵌入式OS中部署CNN加速器。 平台 SDx：2018.1 电路板：Xilinx Ultrascale + ZCU 102 FPGA系统 数据类型：现在只有float16！ 工作频率：300MHz 数据运动网络频率：300MHz 版本 转换v0.0： 这个版本需要很长时间（大约11秒）。 由于某些转换层中的参数无法完全加载到片上mem中，因此必须从DDR多次读取它们到FPGA。 因此，在数据通信上花费大量时间。 转换v0.1： 此版本需要9秒钟才能运行转换层。 与conv.v0.0相比，权重缓冲区更大，可以将更多权重读取到片上mem中。 对于conv1 / conv2 / conv3，所有权重都可以一次加载到片上mem中。 对于conv4 / conv5，权重缓冲区一次只能读取1/4权重。 因此，在conv

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