博客【Verilog实战】AMBA 3 APB接口设计的RTL、Test bench、makefile和tcl文件

便携式刺激 该存储库是位于此处的硕士论文的在线附录： Questa inFact已针对新的便携式刺激标准PSS进行了概念验证。 经证明，从单个描述生成的代码可用于UVM测试平台中IP，子系统和SoC级别的仿真，以及在CPU上运行的C代码。 生成的代码是激励，因此创建了驱动激励的框架。 这包括三个UVM测试平台和一个C代码。 储存库内容： UVM_Uart IP级别UVM测试平台的测试平台文件 UVM_外围设备子系统级别的UVM测试台的测试台文件 UVM_UartTop SoC级UVM测试台的测试台文件 FW_Uart C代码和用于运行它的SystemVerilog测试平台 实际代码inFact中创建的规则文件和生成的代码

这是vhdl 和 verilog 的 小波实现 经过了验证了的代码

AES-Verilog 的硬件实现 Verilog中高级加密标准的硬件实现

openwifi：基于SDR（软件定义无线电）的Linux mac80211兼容全栈IEEE802.11/Wi-Fi设计。 介绍 该存储库包括硬件/FPGA 设计。与openwifi存储库（驱动程序和软件工具）一起使用。 Openwifi 代码具有双重许可证。AGPLv3是开源许可证。如需非开源和高级功能许可，请联系Filip.Louagie@UGent.be。Openwifi 项目还利用了一些 3rd 方模块。用户有责任根据用途/用途检查并遵守这些模块的许可证。您可以从 Analog Devices 找到有关此复合许可条件的示例说明。[如何贡献] . 预编译的 FPGA 文件： boards/ $BOARD_NAME /sdk/ 有 FPGA 位文件，ila .ltx 文件（如果 ila 插入）和其他初始化文件。 环境变量BOARD_NAME选项： zc706_fmcs2（赛灵思 ZC706 板+ FMCOMMS2/3/4） 等等等等 更多详情、使用方法，请下载后阅读README.md文件

fpga配置ad9522，verilog源代码，直接填写寄存器值就可以使用。已经在板子上验证过了。。。。

用于 FPGA 开发的硬件模块集合。 这些已经在 DE0 Nano 的 Cyclone IV 上实现，尽管 SystemVerilog 文件目前是平台（制造商）独立的。 用法 目前，每个文件夹都应该包含一个独立运行的项目。一些项目引用了其他项目中的一些（或全部）文件。为了绕过单个用户特定的文件路径结构，文件：filepaths.sv包含一个宏，该宏包含此目录的文件路径（此 README.md 所在的位置）。 引出线 A 随意剪下激光切割机上的引脚图来替换原来的防尘罩。（.svg 文件是未更改的原始文件） 更多详情、使用方法，请下载后阅读README.md文件

3D PLUSSRAMverilog仿真模型含两个文件： 1.3DSR32M32VS8504.v 2.SRAM_R1RW0416D.v 在3DSR32M32VS8504中例化了8个SRAM_R1RW0416D，经过Modelsim仿真可用

硬件实现的卷积神经网络（verilog） Verilog 81.6% Objective-C 9.0% Python 5.0%

bex 是用 SystemVerilog 编写的生产级开源 32 位 RISC-V CPU 内核。CPU 内核高度可参数化，非常适合嵌入式控制应用。Ibex 正在接受广泛的验证，并且已经看到多个流片。Ibex 支持整数 (I) 或嵌入式 (E)、整数乘除法 (M)、压缩 (C) 和 B（位操作）扩展。 下面的框图显示了带有 2 级流水线的小参数化。 Ibex 最初是作为PULP 平台的一部分以“零风险” 的名义开发的，并已贡献给lowRISC，后者对其进行维护和进一步开发。它正在积极开发中。 配置 Ibex 提供了多种配置参数，以满足各种应用场景的需求。这些选项包括乘法器单元架构的不同选择，以及一系列性能和安全特性。下表显示了一些选定配置的性能、面积和验证状态。这些是 lowRISC 专注于性能评估和设计验证的配置（请参阅支持的配置）。 更多详情、使用方法，请下载后阅读README.md文件