基于时间区间时序逻辑的实时系统统一模型检测

通过 UART 的接口发送命令来读写 SDRAM 命令格式如下： 00 02 0011 1111 2222 00： 写数据 02： 写个数 0011： 写地址 1111 2222： 写数据， 是 16 bit， 每写完一个数据，向串口发送 FF 回应； 输出： FF FF 01 03 0044 01: 读sdram 03： 读的个数 0044: 读的地址 输出： xxxx xxxx xxxx sdram 在 0044 0045 0046 处的数据； sdram 使用的是 K4S161622D.pdf 系统时钟 25m， 通过 PLL 得到 SDRAM clk 100m sdram controller clk 100m， 前者相对后者2ns 相移

关于线性时序逻辑的好资料，适合对于状态空间描述的学习者用。

timingdesigner是一款非常实用的波形图时序图绘制软件，文件夹内含timingdesigner软件的详细使用说明书，几百页，非常实用

时序数据库

学习 InFluxDB , 找到一个 GUI 管理工具，顺便汉化了一下。

本文件为用Verilog写的FLASH S29AL032D读和擦除的驱动时序，对刚学习Verilog的同学有一定帮助，已在DE2开发板上验证。

时序逻辑与组合逻辑描述方式，Verilog HDL，Vivado仿真。

Python语言编写，使用面部对齐，高斯牛顿优化和图像混合来将相机看到的人的面部与提供的图像中的人脸交换。

xilinx ug1292中文版资料，快速进行时序违例的处理，中文方便学习.