本人在写JESD204B的AXI4-Lite配置接口时，发现对端口时序的理解和常规的理解不一样，因此写这篇文章以作记录，具体如下。 1.1 写时序异常 按常规理解的时序图（参照SRIO）写出来的代码，ready是因，valid是果。在仿真时发现在时钟复位配置好后，ready信号并没有按想象中一样，会先拉高来等待输入数据。ready信号是一直为0的。 检查配置情况发现配置没有错误，然后对比JESD204B ip核的demo文件仿真图，发现ready信号要先等valid信号有效后才会输出一个时钟的有效信号。这成了valid是因，ready是果。因果和常规理解的是反着的。 具体的情况见第3节。 1.2 读时序异常 按常规理解的时序为，ready准备好后，输入读取的地址并且valid有效时，ready会拉低去处理内部信号，在输出对应地址数据后，再次拉高等待下一次读取。 但是JESD204B的ip中AXI4-Lite配置接口的读aready是隔一段时间输出一个固定的2个时钟高ready。即使是在availd拉高后aready也不会根据availd拉低，依然是输出固定的2个时钟高信号。这导致我们在需要连续读取内部数据时，不能单纯的把aready当成读取下一个地址准备好的依据。 具体情况见第4节。

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差分干涉测量短基线集时序分析技术(SmallBaselineSubsetInSAR,SBAS-InSAR)凭借其独特的优势,在大区 域、长时间序列的地面沉降监测领域具有巨大的应用前景。利用SBAS-InSAR技术对西安市区的14景 Sentinel 影像进行处理,本次实验获取了研究区在2019-2020年的基本沉降信息。

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图书馆管理系统 一．图书馆管理系统需求分析 1、系统目标设计 系统开发的总目标是实现内部图书借阅管理的系统化、规范化和自动化。 能够对图书进行注册登记，也就是将图书的基本信息（如：书的编号、书名、作者、价格等）预先存入数据库中，供以后检索。 能够对借阅人进行注册登记，包括记录借阅人的姓名、编号、班级、年龄、性别、地址、电话等信息。 提供方便的查询方法。如：以书名、作者、出版社、出版时间（确切的时间、时间段、某一时间之前、某一时间之后）等信息进行图书检索，并能反映出图书的借阅情况；以借阅人编号对借阅人信息进行检索；以出版社名称查询出版社联系方式信息。 提供对书籍进行的预先预订的功能。 提供旧书销毁功能，对于淘汰、损坏、丢失的书目可及时对数据库进行修改。 能够对使用该管理系统的用户进行管理，按照不同的工作职能提供不同的功能授权。 提供较为完善的差错控制与友好的用户界面，尽量避免误操作。 2、系统功能需求分析 (1) 读者管理：读者信息的制定、输入、修改、查询，包括种类、性别、借书数量、借书期限、备注等。 (2) 书籍管理：书籍基本信息制定、输入、修改、查询，包括书籍编号、类别、关键词、备注。 (3) 借阅管理：包括借书，还书，预订书籍，续借，查询书籍，过期处理和书籍丢失后的处理。 (4)系统管理：包括用户权限管理，数据管理和自动借还书机的管理 UML的图书馆管理系统建模设计 2 满足以上需求的系统主要包含有一下几个子系统 （1）基本业务功能子系统：该系统中主要包含了借书还书和预订等功能。 （2）基本数据录入功能子系统：该子系统主要包含有书籍信息和读者信息录入功能。 （3）信息查询子系统：包含了多功能的查询书籍信息和读者信息。 （4）数据库管理功能子系统：主要包含了借阅信息管理功能，书籍信息管理功能和预订信息管理功能。 （5）帮助功能子系统。 二、系统动态建模 1、用例图、 3 图书馆管理系统的用例图 从用例图中我们可以看出管理员和读者之间对本系统所具有的用例。 管理员所包含的用例有： （1） 登录系统：管理员可以通过登录该系统进行各项功能的操作 （2） 书籍管理：包括对书籍的增删改等。 UML的图书馆管理系统建模设计

“时序”最容易联想到就是“时序图”，亦即模块的输出。换句话说“时序”是模块执 行过程的显性记录。一般在仿真上，模块的时序图都是在理想状态下（没有任何物理上 的问题）产生的。时序图里边包含了模块最清洁的执行记录。这些信息对于“细化”模 块来说有很大的帮助。然而影响着这些时序就是Verilog HDL 语言本身。 很多时候，虽然低级建模（建模技巧）已经可以帮助我们完成许多模块设计上的要求， 但是低级建模始终是属于“建模”的层次，亦即“塑造”模块一个大概的形状，而且是 粗糙的东西而已。这粗糙的东西，效果能不能发完全发挥? 我们需要经过“细化”它才 知道结果。 要完成“细化”的过程一点也不可以马虎。早期的建模必须留下可以“细化”的种子。 此外我们还要往模块更深入去了解它，去分析它，如果有模块有问题就调试它。这全部 的工作要求，更进一步挑战我们对Verilog HDL 语言的认识和掌握的程度。有关这一点， 再也不是：了解Verilog HDL 语言相关的语法如何使用？如何使用Verilog HDL 语言建 立一个模块？等这些Verilog HDL 语言“外观的单纯工作”，而是“深入分析”模块执 行时的“内部细节”。关于模块一切的一切过程，我们只能在“时序图”上了解而已。 这就是这本笔记命名的初衷。

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