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3-Verilog HDL时钟激励设计.7z

利用Verilog HDL编写时钟激励，vivado仿真工程，可直接应用于实际开发中。

2021-03-03 09:03:00 93KB 时钟激励设计、FPGA设计 Vivado工程仿真

ebaz4205的uboot对应的vivado工程

ebaz4205的uboot对应的vivado工程。可以正常使用以太网。udp server和udp client性能测试无丢包。uboot下tftp速度1.7M/s。

2021-02-19 23:38:06 20.51MB ebaz4205 zynq IP101GA 以太网

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基于MIG的DDR3读写测试电路Vivado工程已上板测试

自己编写的基于MIG IP核的针对DDR3的读写测试电路，非自带的示例工程，可用于快速熟悉MIG用户接口的时序关系及使用方法。压缩包内为Vivado工程，已成功上板调试。附带testbench，tb里包含有DDR3仿真模型及wiredelay模块的使用方法，仅供参考。

2019-12-26 03:03:33 69.07MB MIG DDR3 FPGA

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54条指令Vivado工程文件

54条指令的单周期CPU的Vivado工程文件，可直接在Nexy4板下板，以实现25Mhz

2019-12-21 21:16:30 72.5MB Vivado Verilog CPU 单周期

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这个工程代码完全是我自己的，我们的一个项目中要用到这些波形信号，让我用到basys3板卡，和DAC8552数模转换器，我查阅了好多的相关资料，终于把波形调出来了，我用示波器检验后证实可以正常使用。

2019-12-21 21:03:12 38.39MB Basys3 DAC8552 vivado工程 任意波形生成

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多周期CPU设计vivado工程文件

用vivado打开，可以直接进行运行，是计算机组成原理实验课的实验作业，运行有效，都是可以直接跑的过程，不包含basys3板

2019-12-21 20:55:02 1.36MB vivado 计组 多周期CPU verilog

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AXI DMA测试Vivado工程，含XSDK FSBL Project和Application Project

此压缩包内含测试AXI DMA的Vivado工程、XSDK FSBL Project和Application Project（包含测试代码）。

2019-12-21 20:33:13 23.87MB DMA Vivado ZYNQ ZedBoard

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