Tcl——Tool Command Language（读作tickle），诞生于80年代的加州大学伯克利分校，作为一种简单高效可移植性好的脚本语言，目前已经广泛应用在几乎所有的EDA工具中。在Xilinx最新的FPGA设计工具Vivado中，Tcl成为唯一支持的脚本。

FPGA实现2FSK调制、包络检波解调、位同步的Vivado工程，包括完整的Vivado工程文件和MATLAB的仿真与设计文件； 输入比特速率1Mbps，采样频率50MHz，FskMod.v模块实现2FSK， FskDemod.v模块实现2FSK的解调，采样频率25MHz，包络检波由低通滤波器完成，位同步采用数字锁相环技术，采样频率为10MHz； 经过行为仿真，位同步后能解调模块能正确还原调制模块的输入数据。

FPGA实现ASK幅度键控调制、包络检波解调、位同步的Vivado工程，包括完整工程文件和MATLAB的仿真与设计文件； 输入比特速率1Mbps，采样频率10MHz，AskMod.v模块实现幅度键控调制，AskMod_Beamform.v模块实现基带波束成形和幅度键控，二者在顶层文件中例化一个就可以； AskDemod.v模块实现2ASK的解调，采样频率10MHz，包络检波由低通滤波器完成，位同步采用数字锁相环技术； 经过行为仿真，位同步后能解调模块能正确还原调制模块的输入数据。

原板厂例程，包含Zynq下的vivado工程、vitis工程，以及对应的说明文档！

FPGA出租车收费系统+Vivado工程+Verilog代码，基于Xilinx FPGA

FPGA交通灯定时系统 Vivado工程 Verilog代码 基于Xilinx FPGA

FPGA篮球比赛定时系统 Vivado工程 Verilog代码 基于Xilinx FPGA

FPGA频率计 Vivado工程 Verilog代码 基于Xilinx FPGA

数电满分大作业 FPGA售货机大作业 Vivado工程 Verilog代码

基于zynq平台的cdma测试实验，从ddr到bram，从bram到ddr，都有测试。