Vivado下用Verilog的带冒险的5级MIPS流水线设计，包含文件
2021-08-08 19:53:09
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一个用Verilog HDL语言所写的32位MIPS指令系统流水线CPU，内附详细的代码以及报告文档，还有运行结果截图。CPU实现了20余条常用指令。
2021-07-14 00:21:46
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Vivado下用Verilog编写的带冒险的5级MIPS流水线设计，包含测试文件
2021-04-30 23:00:21
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本文围绕着指令执行过程中需经历的五个阶段，详细描述了处理器中各阶段的逻辑设计及其相关功能模块的设计。这五个阶段包括：取指令阶段IF，指令译码阶段ID，指令执行阶段EXE，存储器读写阶段MEM，寄存器写回阶段WB。相关模块包括：程序存储器imem，控制单元controller，寄存器堆regfile，算术逻辑单元alu，数据存储器dmem。在完成了CPU的整体逻辑设计后，通过Modelsim仿真软件在所设计的CPU上运行了测试程序，测试输出波形表明了处理器逻辑设计的正确性。
2021-03-09 19:46:53
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带冒险的5级MIPS流水线设计报告，24页十分详细，与资源Vivado下用Verilog编写的带冒险的5级MIPS流水线配合使用
2020-01-03 11:35:12
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