锁相环（PLL）是一种广泛应用于射频硬件中的频率合成技术，主要用于实现频率的精确锁定和转换。在设计 PLL 时，低杂散是至关重要的目标，因为杂散信号会污染输出频谱，降低信号质量。本文将深入探讨 PLL 的低杂散设想，包括整数锁相环和小数锁相环的区别，以及如何通过优化设计来减少杂散。 整数锁相环和小数锁相环的主要区别在于分频器的运作方式。整数锁相环的输出频率是鉴相频率的整数倍，这会导致较高的 N 分频值，从而增加相位噪声。相比之下，小数分频锁相环允许非整数倍的频率转换，从而能显著改善相位噪声，但同时也引入了小数分频机制产生的杂散。 小数分频锁相环有两种主要类型：传统小数分频锁相环和小数 Delta Sigma 分频锁相环。传统的小数分频锁相环实际上相当于一阶的小数 Delta Sigma 分频器。小数分频锁相环的杂散主要分为直接杂散和调制杂散。直接杂散出现在输出端，不引起双边带调制，可通过线路匹配、输入参考信号的压摆率、供电滤波和 PCB 设计进行优化。调制杂散则包括串扰杂散和鉴相杂散，串扰杂散可通过优化输入参考压摆率和电源滤波来降低，鉴相杂散主要包括电荷泵泄露杂散和电荷泵导通脉冲杂散。 电荷泵是 PLL 中的关键元件，其性能直接影响杂散水平。如 LMx2595 的电荷泵电流表所示，泄露杂散和导通脉冲杂散的计算公式表明，通过调整相关参数，可以控制杂散幅度。鉴相频率的高低也会影响杂散的类型，例如在 90 到 200MHz 的范围内，脉冲杂散通常是主要因素。 Delta Sigma 小数分频架构引入的杂散问题，可以通过理解一阶调制器的工作原理来解决。累加器在时钟驱动下改变分频比，产生的相位差信号呈现周期性的锯齿波形状，导致带内仍有部分杂散成分无法被环路滤波器完全消除。为降低小数分频杂散，可以考虑优化分频比的选择，避免靠近整数边界，例如对于分母为 100 的情况，最坏的情况是 1/100 和 99/100，因此选择远离这些分数的分频比是明智的。 模拟补偿在降低杂散方面也起着关键作用。在某些设备中，可以通过调整相位检测器的延迟或注入噪声来优化杂散性能。然而，即使如此，设计者仍需密切关注实际测量结果，以确保理论计算与实际表现的一致性。 实现 PLL 的低杂散设想需要综合考虑锁相环的各个组件，包括分频器类型、电荷泵设计、Delta Sigma 结构的应用以及分频比的选择。通过精细的设计和优化，可以有效地减少杂散，提高 PLL 输出信号的质量和纯净度。

为满足在电网电压不平衡情况下的系统控制需求，需要快速而准确地检测出基波正负序分量的幅值和相位。采用无限脉冲响应（IIR）复杂系数陷波滤波器结合锁相环来提取基波分量中的正序分量，利用MATLAB/simulink仿真软件，在三相电压不平衡和电网电压频率突变的情况下对系统进行仿真，仿真结果证明了该方法能在电网电压不对称的条件下准确检测出正序分量的幅值和相位。

锁相环(PLL)电路存在于各种高频应用中，从简单的时钟净化电路到用于高性能无线电通信链路的本振(LO)，以及矢量网络分析仪(VNA)中的超快开关频率合成器。   参考上述各种应用来介绍PLL电路的一些构建模块，以指导器件选择和每种不同应用内部的权衡考虑，这对新手和PLL专家均有帮助。并且在文中参考了ADI公司的ADF4xxx和HMCxxx系列PLL和压控振荡器(VCO)，并使用ADIsimPLL（ADI公司内部PLL电路仿真器）来演示不同电路性能参数。

也许你也会跟我一样认为典型数据表中的某些规格难以理解，这是因为其中涵盖了一些你不太熟悉的隐含惯例。对许多RF系统工程师而言，其中一种规格便是锁相环（PLL）中的相位噪声。

您曾设计过具有分数频率合成器的锁相环（PLL）吗？这种合成器在整数通道上看起来很棒，但在只稍微偏离这些整数通道的频率点上杂散就会变得高很多，是吧？如果是这样的话，您就已经遇到过整数边界杂散现象了 —— 该现象发生在载波的偏移距离等于到最近整数通道的距离时。

锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。 　　一个典型的锁相环（PLL）系统，是由鉴相器（PD），压控荡器（VCO）和低通滤波器（LPF）三个基本电路组成，如图1， 图1 　　一、鉴相器（PD） 　　构成鉴相器的电路形式很多，这里仅介绍实验中用到的两种鉴相器。 　　1．异或门鉴相器 异或门的逻辑真值表示于表1，图2是逻辑符号图。 　　从表1可知，如果输入端A和B分别送入占空比为50%的

这是单相锁相环的一个非常基本的结构。 PLL 模块将正弦信号作为输入； 频率和相位角在块的输出处计算。 输入正弦信号的幅度必须为 1。检测到的频率包含高频纹波。 它是在 Masoud Karimi-Ghartema 的第 1 章“用于电力和能源应用的增强型锁相环结构”之后开发的。

一个典型的锁相环（PLL）系统，是由鉴相器（PD），压控荡器（VCO）和低通滤波器（LPF）三个基本电路组成，如图1， 从表1可知，如果输入端A和B分别送 2π 入占空比为50%的信号波形，则当两者 存在相位差θ时，输出端F的波形的 占空比与θ有关，见图3。将F输出波 形通过积分器平滑，则积分器输出波形 的平均值，它同样与θ有关，这样，我 们就可以利用异或门来进行相位到电压 θ 的转换，构成相位检出电路。于是经积 图3 分器积分后的平均值（直流分量）为： U U = Vdd * θ/  (1)

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