基于FPGA设计了一高速数字下变频系统，在设计中利用并行NCO和多相滤波相结合的方法有效的降低了数据的速率，以适合数字信号处理器件的工作频率。为了进一步提高系统的整体运行速度，在设计中大量的使用了FPGA中的硬核资源DSP48。Xilinx ISE14.4分析报告显示，电路工作速度可达360MHz。最后给出了在Matlab和ModelSim中仿真的结果，验证了各个模块以及整个系统的正确性。

针对软件无线电接收机数字下变频中高速数字信号的降采样需求，利用半带滤波器及级联积分梳状滤波器，设计了一种半带滤波器前置的多级抽取滤波器架构。通过Simulink搭建系统模型验证之后，利用Xilinx ISE 12.3在Xilinx xc5vsx95t-2ff1136 FPGA上实现了一种下采样率为64的抽取滤波器。Modelsim仿真结果表明，该抽取滤波器设计是有效的，达到了设计指标。

数字下变频matlab仿真 ，实现混频，FIR滤波和抽取功能

MATLAB仿真程序，用于数字下变频，并附有代码

数字下变频原理介绍 数字下变频原理介绍数字下变频原理介绍

1、产生200MHz的高频调幅信号A，绘出其波形； 2、产生本振信号B并与A混频至40MHz信号C，绘出B、C波形； 3、对C进行I、Q分解，分别绘出I、Q信号； 4、从I、Q信号中解调出调制信号，绘出其波形。 分享分享！！！

本文为船舶自动识别系统射频直接采样（RF）后的AIS信号处理提供了可行性方案。该方案将CH87B（AIS1）和CH88B（AIS2）两个信道的信号通过两次数字下变频（DDC）搬移到基带上，并采用多级抽取滤波设计方法，分离出两个信道的低速率AIS信号。通过在Artix7系列的XC7A100T上进行了FPGA实现和大量反复测试后，结果表明，该设计有效减少了硬件资源的消耗，同时也达到了设计指标的要求。

摘要：本文介绍了基于FPGA、以并行多相滤波结构为算法基础的超宽带数字下变频技术。设计过程包括高速AD信号降速预处理，应用SysGen开发环境完成的数字混频、多相滤波和数据抽取，并通过仿真验证了算法的可行性。 　　1.引言 　　随着雷达应用需求的提高和数字信号处理技术的迅速发展，对雷达接收系统的设计也越来越希望符合软件无线电的设计思想，即将ADC尽可能靠近天线，将接收到的模拟信号尽早数字化。 　　数字化的中频信号通常基于FPGA实现数字下变频获得基带I/Q信号，但随着信号载频和带宽的不断提高，也需要更加高速的ADC完成信号采样，于是对数字下变频的处理要求也越来越高。在超宽带雷达接收系统中

设计和实现了基于FPGA的可编程数字下变频器（DDC），用于宽带数字中频软件无线电接收机中，主要完成了数字下变频、数据抽取等功能。采用自顶向下的模块化设计方法，将整个下变频器划分为基本单元，实现这些功能模块并组成模块库。在具体应用时，优化配置各个模块来满足具体无线通信系统性能的要求。

数字下变频器（Digital Down-Converter，DDC）是宽带数字接收机的重要组成部分，本文基于FPGA芯片Stratix II EP2S60F672C4设计了一个适用于宽带数字接收机的带宽可变的数字下变频器（VB-DDC）。该VB-DDC结合了传统数字下变频结构与多相滤波结构的优点，实现了对输入中频信号的高效高速处理，同时可以在较大范围内对信号处理带宽进行灵活配置。硬件调试结果验证了本设计的有效性。