内容概要：本文档为JEDEC发布的JESD209-5C标准（2023年6月修订），详细规定了低功耗双倍数据速率5型内存（LPDDR5/LPDDR5X）的技术规范，涵盖物理接口、电气特性、时序参数、初始化流程、训练机制、电源管理、命令协议、存储架构及封装设计等方面。重点包括多银行配置、WCK时钟机制、ZQ校准、命令总线训练、WCK2CK对齐、读写延迟控制、片上终端（ODT）、非目标DRAM ODT行为统一、深度睡眠模式等关键技术细节，并提供了多种操作模式下的时序图与配置表。此外，文档还明确了与前一版本JESD209-5B的差异，增强了动态电压频率切换（DVFS）支持和信号完整性优化。; 适合人群：从事半导体存储器设计、嵌入式系统开发、移动设备硬件研发以及内存控制器开发的工程师和技术人员，具备数字电路与时序分析基础的专业人士。; 使用场景及目标：①用于指导LPDDR5/LPDDR5X芯片的设计、验证与应用集成；②支持内存子系统在高性能与低功耗场景下的优化设计，如智能手机、平板电脑、物联网设备和AI边缘计算平台；③为内存控制器IP开发提供权威参考依据，确保兼容性和互操作性；④帮助工程师深入理解高速低功耗内存的工作机制与性能调优方法。; 阅读建议：此标准技术性强，涉及大量时序图、寄存器定义和电气参数，建议结合实际硬件设计环境进行对照阅读，重点关注关键路径的时序约束与训练流程实现，同时参考附录中的变更说明以掌握最新更新内容。

代码转载自：https://pan.quark.cn/s/143dcabae140 本文件系统地梳理了dram在发展历程中所涌现的各种技术，并阐述了针对这些技术的相应应对策略。这堪称最为详尽的阐述，将基础DDR至DDR5，以及LPDDR至LPDDR5的所有技术阶段均囊括其中。该文档的编纂历时约一年，记录了DDR系列和LPDDR系列核心技术的起源及其内部运作机制，精通这些内容对于深刻掌握dram技术具有极为重要的价值。例如：1 prefetch与burst length之间的相互关联 2 ODT技术的阻抗匹配运作机制究竟是什么？3 LPDDR4 LVSTL IO模型的优越性...... ** 行业标准：作者具备数年的spec实践经验，对JEDEC标准建立流程了如指掌。** 专业: 作者历经数年dram问题调试，spec解读精准透彻。** 咨询: 承诺在文档解读过程中如有疑问，可无偿每日解答三个问题。** 退款: 作者保证若对文档解读不满意，可私下联系作者申请退款，作者之所以敢做出此承诺，源于对内容质量的绝对自信！倘若对内容品质存有疑虑，可预先私信进行咨询。DDR（Double Data Rate）动态随机存取内存是一种同步化的半导体存储手段，其命名源于它能在每个时钟周期的上升沿与下降沿传输数据，以此达成数据的速率翻倍，相较于传统的SDR（Single Data Rate）DRAM，其运行速度有着明显提升。DDR内存涵盖了DDR、DDR2、DDR3、DDR4直至最新的DDR5，各个版本在运行速度、能耗消耗以及存储密度方面均有所革新。DDR内存的运作基础是电容式的DRAM单元，这些单元需要周期性地进行刷新以维持数据。由于电容存在自然漏电现象，DRAM必须在特定...

JESD209-5C LPDDR5(X) ,JESD79-5C DDR5 JESD209-4-1A LPDDR4X, JESD79-4D DDR4 JESD209-4E LPDDR4 JESD209-3C LPDDR3, JESD79-3F DDR3 JESD209-2F LPDDR2, JESD79-2F DDR2

内容概要：本文档详细介绍了LPDDR5训练过程的整体流程及各个关键环节。上电初始化时，RESET_N引脚需保持低电平状态，供电稳定后，RESET_N需保持一段时间才可释放。接着是ZQ校准，包括输出驱动器阻抗校准和CA/DQ ODT阻抗校准，确保信号传输的准确性和稳定性。接下来是命令总线训练，目的是训练CS和CA对于CK的延时以及CA总线的VREF。随后是WCK与CK训练，确保WCK的上升沿与CK对齐，以及WCK占空比训练，调节DCA以优化读触发和写捕获的时序。读门控训练用于调节控制器端读门控延时，确保读取命令发出到PHY接收响应信号的时间差得到优化。读取数据训练和写入数据训练分别用于优化DQ采样时序和数据信号时序。最后，文档还介绍了LPDDR5的定期重训练机制，以应对电压波动和温度漂移的影响。; 适合人群：具备一定硬件设计基础，从事内存控制器设计或嵌入式系统开发的工程师。; 使用场景及目标：①理解LPDDR5内存的工作原理及其初始化和训练过程；②掌握如何进行ZQ校准、命令总线训练、WCK与CK训练、读门控训练、读取和写入数据训练；③学习如何应对电压波动和温度变化对LPDDR5性能的影响。; 其他说明：此文档不仅提供了详细的训练步骤和技术细节，还解释了每个训练步骤的目的和重要性，帮助工程师更好地理解和优化LPDDR5内存系统的性能。建议读者在实践中结合具体应用场景进行调试和优化。

JEDEC JESD209-5C: 2023 (LPDDR5) 是一份由JEDEC固态技术协会发布的标准文档，此文档的中文翻译版本主要针对第五代低功耗双倍数据率同步动态随机存取存储器（LPDDR5）。该标准继承并扩展了先前的LPDDR4标准，重点在于提升移动设备和嵌入式系统的性能和能效。LPDDR5作为高带宽、低功耗的内存解决方案，被广泛应用于智能手机、平板电脑、可穿戴设备等消费电子产品中。LPDDR5内存相较于前代产品，不仅在速度上有了显著提升，同时在节能性能上也得到了增强，能够更好地满足未来移动计算和存储的需求。 在JEDEC JESD209-5C文档中，详细阐述了LPDDR5的电气特性和功能规范。它定义了内存的数据传输速率、电压标准、命令和地址时序、初始化序列、以及电源管理等方面的技术要求。这些规范共同保证了LPDDR5内存的兼容性、可靠性和性能，对于设计和制造相关产品的工程师和公司来说至关重要。 标准文档中还提出了严格的测试方法和条件，以确保LPDDR5产品能够满足规定的性能指标。此外，文档还涵盖了不同类型的LPDDR5产品规格，包括其封装形式、容量大小、以及适用的设备类型。JEDEC作为一家全球性的标准化组织，其发布的标准对于整个半导体行业的发展方向有着重要的指导意义。 JEDEC JESD209-5C标准的发布，推动了LPDDR5技术在市场上的普及应用。LPDDR5的高带宽能够支持高清视频播放、3D游戏、增强现实(AR)、虚拟现实(VR)等高要求的应用场景，而低功耗特性则有助于延长移动设备的电池续航时间，这对于消费者和设备制造商而言都是好消息。 JEDEC JESD209-5C标准的中文翻译版本，能够使得更多的中文用户、企业、研究机构理解和掌握LPDDR5的技术细节，对国内存储芯片行业的发展起到了积极的推动作用。同时，这一标准的实施，也会进一步促进国内外技术交流和合作，对全球内存技术的发展和创新产生深远影响。

《LPDDR5 规范详解：JESD209-5B标准》 低功耗双倍数据速率5（LPDDR5）是JEDEC固态技术协会制定的一项内存规格，旨在提高移动设备和嵌入式系统的存储性能，同时保持低能耗特性。JESD209-5B是2021年6月发布的版本，是对2020年1月JESD209-5A的修订，进一步完善了这一标准。 LPDDR5规范的核心在于提升移动设备中的内存速度和效率。与前代LPDDR4相比，LPDDR5在传输速度、能效比和带宽方面有了显著的提升。这一标准的引入，对于智能手机、平板电脑、物联网设备以及各种嵌入式系统来说，意味着更强大的处理能力和更长的电池寿命。 1. **传输速度的提升**： LPDDR5的数据传输速率从LPDDR4的3200MT/s提高到了最高6400MT/s，这意味着数据的读写速度翻了一倍，使得处理器可以更快地访问和处理数据，提升了整体系统性能。 2. **能效比优化**： 在提升性能的同时，LPDDR5通过采用新的技术如Data Bus Inversion (DBI)和Write X，降低了功耗。DBI减少了数据线上的电压变化，Write X则在不需要写入操作时使写入数据为“X”，减少了不必要的电源消耗。 3. **带宽的增加**： LPDDR5引入了新的Bank Group架构，将内存bank分为多个独立的Bank Group，允许在不同Bank Group间并行操作，显著提高了数据访问的并发性，从而增加了系统带宽。 4. **增强的错误校验**： LPDDR5采用了集成的CRC（Cyclic Redundancy Check）和ECC（Error Correction Code）功能，提高了数据传输的可靠性和稳定性，降低了因数据错误导致的系统故障风险。 5. **灵活性和扩展性**： LPDDR5标准支持多种工作模式和容量配置，可以根据不同应用场景的需求进行选择，例如提供两种不同的传输速率选项（5.33Gbps和6.4Gbps），以及不同容量的内存模块。 6. **智能节能特性**： LPDDR5还引入了Device Health Monitoring（设备健康监测）功能，允许设备实时检测内存的运行状况，提前预警潜在的故障，延长了系统的使用寿命。 JESD209-5B标准的发布，不仅推动了移动设备存储技术的发展，也为设计者提供了更灵活、高效的设计工具，使得产品能在满足高性能需求的同时，保持低功耗特性。该标准对于制造商和消费者来说都是一个重要的参考指南，确保了产品之间的互换性和兼容性，促进了整个行业的进步。

JEDEC标准JESD209-5C，全名为《JEDEC STANDARD Low Power Double Data Rate (LPDDR) 5/5X》。LPDDR5和LPDDR5X是在半导体存储技术领域中，针对低功耗应用而设计的双倍数据速率内存规范。这一系列的内存规范是JESD209-5B的修订版，于2021年6月发布。随后，在2023年6月，发布了JESD209-5C版本，作为该系列的最新更新。 LPDDR5和LPDDR5X规范不仅提供了更高的数据传输速率，还优化了电源效率，使它们特别适合智能手机、平板电脑、笔记本电脑、以及需要高带宽和长电池寿命的移动设备。LPDDR5内存已经可以支持高达6400Mb/s的数据传输速度，而LPDDR5X则在性能上进一步提高，意在满足未来更高性能移动设备的需求。 JESD209-5C标准的制定，涉及了大量的准备工作。由JEDEC董事会审查通过，并由JEDEC法律顾问进行最终的审查与批准。该标准旨在通过消除制造商和购买者之间可能存在的误解、促进产品互换性和性能提升，并帮助采购者尽可能减少延迟地选择和获取所需产品，服务于公共利益。JEDEC标准的采用并不考虑其是否涉及专利或任何特定的文章、材料、或工艺，JEDEC不会因此承担对专利持有者的责任，也不会对采纳JEDEC标准或出版物的任何一方承担义务。 JEDEC标准和出版物中的信息，从固态器件制造商的角度出发，反映了对产品规格和应用的合理方法。JEDEC内部有程序，可将JEDEC标准或出版物进一步处理，最终使之成为美国国家标准协会(ANSI)标准。任何个人或实体若声明其产品符合此标准，必须满足标准中提出的所有要求。 对于有关此JEDEC标准或出版物内容的查询、评论和建议，可以向JEDEC的地址发送，或者在www.jedec.org的 Standards and Documents部分查找其他联系信息。 JEDEC，即固态技术协会，是一家全球性组织，负责制定各种半导体行业的标准。其目的是通过合作与共同努力，促进固态技术行业的进步和发展。JEDEC所制定的标准对于确保不同制造商生产的设备之间能够实现良好兼容和互操作性至关重要。 为了保护知识版权，JEDEC保留了此文档的版权。这意味着未经JEDEC明确许可，其他人不得随意复制和分发此标准文档。此外，由于技术原因，扫描出的文档中可能有个别字识别错误或漏识别，需理解文档内容并进行适当修正，以保证信息的通顺和准确。 JEDEC标准JESD209-5C LPDDR5/5X标准的发布和修订，是固态存储技术演进的重要里程碑。这一标准将为未来的移动和嵌入式设备提供更高的性能和更低的功耗，推动整个行业向着更高效、更节能的方向发展。

LPDDR5 JEDEC JESD209-5C中文版本，最新版本2023.06

LPDDR5X Specification LPDDR5X Specification是JEDEC（Joint Electron Device Engineering Council，固态技术协会）发布的一份技术规范，用于定义低功率双数据速率5（LPDDR5）存储器的技术要求和规格。这份规范是JEDEC组织的标准之一，旨在为工业界提供一个公平、开放的技术标准，以便于不同厂商之间的沟通和产品的互操作性。 LPDDR5X Specification的主要内容包括： 1. 低功率双数据速率5（LPDDR5）存储器的技术要求和规格，包括存储器的物理设计、electric接口、信号时序、数据传输协议等方面。 2. LPDDR5存储器的工作模式和操作参数，包括工作电压、时钟频率、数据传输速率等方面。 3. LPDDR5存储器的测试和验证方法，包括功能测试、性能测试、可靠性测试等方面。 4. LPDDR5存储器的应用场景和设计注意事项，包括移动设备、服务器、数据中心等应用场景。 LPDDR5X Specification的发布有助于推动低功率存储器技术的发展和应用，提高存储器的性能、降低功耗和成本，满足不断增长的数据存储需求。 LPDDR5X Specification涉及到多个技术领域，包括存储器技术、电路设计、信号处理、测试和验证等方面，需要相关技术人员具备深入的技术知识和经验。 LPDDR5X Specification的发布也体现了JEDEC组织的使命，即推动固态技术的发展和应用，提高工业界的技术水平和竞争力。 在LPDDR5X Specification中，我们可以看到JEDEC组织对技术标准的制定和发布的严肃性和专业性，旨在为工业界提供一个公平、开放的技术标准，提高工业界的技术水平和竞争力。 LPDDR5X Specification是JEDEC组织发布的一份重要的技术规范，对低功率存储器技术的发展和应用产生了重要影响，为工业界提供了一个公平、开放的技术标准。

LPDDR 内存的主要参数介绍 CAS Latency (CL) 定义： CAS Latency 是指从内存接收到列地址到开始输出数据所需的时间。它表示了内存响应请求的延迟。 例子： 如果 CL 为 17，意味着内存在接收到列地址请求后，需要 17 个时钟周期才能开始数据传输。更低的 CL 通常意味着更快的内存响应。 RAS to CAS Delay (tRCD) 定义： tRCD 是从行地址选通信号（RAS）有效到列地址选通信号（CAS）有效之间的延迟时间。 例子： tRCD = 18 表示从行地址选中到列地址选中，需要 18 个时钟周期的延迟。这影响了内存的整体访问时间。 Row Precharge Time (tRP) 定义： tRP 是关闭当前活动行并准备下一行的时间。它决定了内存在访问不同行之间的切换时间。 例子： tRP = 20 表示从关闭当前行到准备好下一行需要 20 个时钟周期。这是内存行切换时的一个重要延迟参数。 Row Active Time (tRAS) 定义： tRAS 是一个内存行保持激活状态的最小时间，确保行数据能够被正确地读取或写入。 例子： tRAS ### LPDDR3、LPDDR4 与 LPDDR5 参数详解 #### 1. 引言 LPDDR（Low Power Double Data Rate）作为一种低功耗、高性能的内存技术，在移动设备、嵌入式系统及高性能计算平台中发挥着关键作用。随着技术的发展，LPDDR经历了从LPDDR3到LPDDR4，再到LPDDR5的迭代升级，在数据传输速率、功耗控制及整体性能方面实现了显著提升。本文旨在详细介绍这些不同版本LPDDR内存的主要技术参数、数据线与信号线的功能，以及它们在制造工艺上的差异。 #### 2. LPDDR 内存的主要参数介绍 ##### 2.1 CAS Latency (CL) **定义**：CAS Latency（CL）指的是从内存接收到列地址到开始输出数据所需的时间，即内存响应请求的延迟。 **例子**：如果 CL 设置为 17，则表示内存在接收到列地址请求后，需要经过 17 个时钟周期才能开始数据传输。一般来说，更低的 CL 值意味着更快的内存响应速度。 ##### 2.2 RAS to CAS Delay (tRCD) **定义**：tRCD 是指从行地址选通信号（RAS）有效到列地址选通信号（CAS）有效之间的延迟时间。 **例子**：当 tRCD 被设置为 18 时，表示从行地址选中到列地址选中，需要经过 18 个时钟周期的延迟。这一参数直接影响了内存的整体访问时间。 ##### 2.3 Row Precharge Time (tRP) **定义**：tRP 定义了关闭当前活动行并准备下一行的时间，即内存在访问不同行之间的切换时间。 **例子**：假设 tRP 为 20，则意味着从关闭当前行到准备好下一行需要 20 个时钟周期。这个参数对于内存行切换时的延迟至关重要。 ##### 2.4 Row Active Time (tRAS) **定义**：tRAS 是一个内存行保持激活状态的最小时间，以确保行数据能够被正确地读取或写入。 **例子**：当 tRAS 设定为 42 时，表示内存行需要保持激活状态至少 42 个时钟周期，以确保数据稳定传输。 ##### 2.5 Row Cycle Time (tRC) **定义**：tRC 指的是从一个内存行激活到同一个行下一个激活的最短时间间隔，综合了 tRAS 和 tRP。 **例子**：例如，tRC 设定为 60，这意味着一个行操作周期需要 60 个时钟周期，从而影响内存的行循环速率。 ##### 2.6 数据传输速率 (Data Rate) **定义**：数据传输速率是指内存每秒钟可以传输的数据位数，通常以每秒兆位（Mbps）为单位。 **例子**：如 LPDDR4 的数据速率为 4266Mbps，意味着每秒可以传输 4266 百万位数据。数据速率越高，传输速度越快。 ##### 2.7 工作电压 (Operating Voltage) **定义**：工作电压是指内存正常工作所需的电压水平。较低的工作电压可以减少功耗和产生的热量。 **例子**：LPDDR3 的工作电压为 1.2V，而 LPDDR4 降低到了 1.1V，最新的 LPDDR5 更是可以达到 1.05V 或更低。这有助于进一步降低设备的整体能耗。 #### 3. 数据线和信号线详解 ##### 3.1 DQS（Data Strobe） **定义**：DQS 是数据选通信号线，用于同步数据传输的时钟信号，确保数据在正确的时刻被发送或接收。 **作用**：DQS 信号与数据线同步工作，提供数据传输的时间基准，减少数据错误，提高传输效率。 **例子**：在 DDR 内存中，DQS 通常是一个差分信号对，确保数据传输在时钟的上升和下降沿都能准确同步。 ##### 3.2 DQM（Data Mask） **定义**：DQM 是数据屏蔽信号线，用于在写操作时屏蔽无效数据。 **作用**：DQM 信号可以屏蔽特定的数据位，防止无效数据写入内存。适用于部分写入操作，保护其他数据位不被覆盖。 **例子**：写入数据时，如果 DQM 对应位被置位，该数据位将被屏蔽，原有数据不会被覆盖。 ##### 3.3 CK（Clock） **定义**：CK 是时钟信号线，为内存芯片提供必要的时钟信号，用于同步内存的操作。 **作用**：CK 信号是内存正常工作的基础，没有稳定的时钟信号，内存无法正确执行读写操作。 **例子**：CK 信号通过时钟信号发生器产生，并且在整个内存模块中传播，确保所有内存颗粒都能同步运行。 #### 4. LPDDR4 和 LPDDR5 的新增功能 ##### 4.1 LPDDR4 新增功能 - **更高的数据传输速率**：相比 LPDDR3，LPDDR4 提供了更高的数据传输速率，最高可达 4266Mbps。 - **更高效的电源管理**：引入了多种新的电源管理模式，以进一步降低功耗。 - **支持多通道操作**：支持双通道或四通道操作模式，提高了带宽和性能。 ##### 4.2 LPDDR5 新增功能 - **更高的数据传输速率**：LPDDR5 的数据传输速率比 LPDDR4 更高，最高可达 6400Mbps。 - **改进的电源管理**：进一步优化了电源管理机制，降低了工作电压，减少了功耗。 - **增强的错误校正能力**：采用了更强的错误检测与纠正机制，提高了数据完整性。 - **动态电压和频率调节**：支持动态调整电压和频率，以适应不同的工作负载需求，实现更高效的能效比。 #### 5. 制造工艺简介 ##### 5.1 LPDDR3 制造工艺 - **采用 20nm 制程**：早期 LPDDR3 内存大多基于 20nm 制造工艺。 - **功耗控制**：虽然功耗控制较好，但与后续版本相比仍有较大差距。 ##### 5.2 LPDDR4 制造工艺 - **采用 10nm 制程**：LPDDR4 内存普遍采用 10nm 或更先进的制程技术，有效降低了功耗。 - **更高的集成度**：得益于更小的制程，LPDDR4 能够实现更高的集成度和更好的性能。 ##### 5.3 LPDDR5 制造工艺 - **采用 10nm 或更先进制程**：最新的 LPDDR5 内存采用了 10nm 或更先进的制程技术，比如 7nm 或 5nm。 - **极低功耗设计**：通过先进的制程技术和设计优化，LPDDR5 实现了极低的功耗水平。 #### 6. 总结 LPDDR3、LPDDR4 和 LPDDR5 在数据传输速率、功耗控制和性能方面都进行了显著的改进。随着制程技术的进步，新一代 LPDDR 内存不仅提供了更高的性能，还大幅降低了功耗，成为现代移动设备和高性能计算平台不可或缺的一部分。通过了解这些内存的关键参数和技术特性，可以更好地选择适合自己应用需求的产品，并利用其优势来优化系统的整体性能和能效。