74LS148是8线－3线优先编码器，共有54/74148和54/74LS148两种线路结构型式，将8条数据线（0－7）进行3线(4-2-1)二进制（八进制）优先编码，即对最高位数据线进行译码。利用选通端（EI）和输出选通端（EO）可进行八进制扩展
2020-01-03 11:32:39
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BCD码减法实现程序，非常完整，采用Verilog HDL语言实现。-BCD subtraction to achieve program code, very complete, using Verilog HDL language.
2019-12-21 20:09:10
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汇编编程代码编写程序，接受从键盘输入的10个十进制数字，输入中遇到回车符则停止输入，各个数经过bcd码处理，以十六进制显示在屏幕上
2019-12-21 20:03:39
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实现BCD码的乘法，要求被乘数和乘数以组合BCD码形式存放，各占一个内存单元，乘积存放在另两个内存单元中。如本例程序中的75和48相乘得到3600。
由于没有组合BCD码乘法指令，程序中采用将乘数1作为计数器，累加另一个乘数的方法得到计算结果
2019-12-21 19:44:54
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利用Verilog写的32位的2进制转为8个BCD码输出的程序，采用流水线处理，可以用在高速时钟上，而且所需时钟个数为各个位上的数之和。
2019-12-21 19:41:20
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计数器实现的模制为24，clr为异步清零信号，当时钟上升沿到来或clr下降沿到来，
clr = 0时，计数器清零为0000_0000。该计数器的计数过程为，当输出信号的低4位（即 dout[3:0]）从0000计数到1001后（即十进制的0 ~ 9），高4位（即dout[3:4]）计数加1，当计数计到23时（即0010_0011），计数器又清零为0000_0000，然后重新开始计数。
2019-12-21 18:54:19
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