使用RAM搭建的异步FIFO verilog代码、与Xilinx IP放在一起仿真对比，对比结果一致

异步FIFO和同步FIFO可综合程序及讲解，以及异步FIFO的测试代码，并对FIFO内原理有着详细的讲解。

深度不为2的幂次方的异步FIFO设计！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！

一种实现高速异步FIFO的FPGA方法.pdf

基于异步FIFO实现的FPGA与ARM处理机的数据通信.pdf

基于FPGA的异步FIFO的研究和设计.pdf

同步FIFO与异步FIFO的Verilog实现(附源代码和测试代码)

直接可用的异步FIFO verilog代码，以及相应的详细文档

本资源包含异步FIFO设计的全部文件：7个可综合.v文件、1个testbench文件以及一张测试用例的仿真图片（读写同时进行）。相关说明见两篇博客——可综合的异步FIFO设计。其中，包含了完整的设计思路，算法推演、详细的测试用例以及异步fifo的注意事项。

FIFO （先进先出队列）是一种在电子系统得到广泛应用的器件，通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。FIFO的实现通常是利用双口RAM和读写地址产生模块来实现的。FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、与写时钟同步的写有效（wren）和写数据（wr_data）、与读时钟同步的读有效（rden）和读数据（rd_data）。为了实现正确的读写和避免FIFO的上溢或下溢，通常还应该给出与读时钟和写时钟同步的FIFO的空标志（empty）和满标志（full）以禁止读写操作。