EPM240 CPLD UART串口通信 verilog Quartus ii 工程源码, 逻辑芯片为EPM240T100C5, quartus ii 10.1逻辑源码工程文件， verilog上电蜂鸣器响一声，3个LED灯闪烁，然后串口数据收发，串口波特率11520，1起始位8数据位1停止位，数据通信协议：发送55 F1 01 (DATA) FF 32路GPIO中的一路输出高，接收数据返回： AA AA BB CC DD 完整的quartus ii 10.1工程文件，可以做为你的设计参考。

在FPGA平台上，使用verilog语言编写，在quartus ii中编译通过，主要功能是接收串口数据，利用内部的fifo保存数据，然后传输给上位机

此为FPGA串口8转32位收发数据，笔者亲测可用，接收与发送数据都进行了32位的转化，希望可以帮助到有需要的朋友们

FPGA串口模块，原创作者为CrazyBingo，在《FPGA案例技巧与开发实例详解》中的串口模块基础上改造，加入串口缓冲区FIFO，无须关心使能信号。已在Nexys4 DDR开发板上验证，开发环境为Vivado 2015.4

在测试文件中，设定串口发送模块发送的内容，并发给接收模块接收端，通过仿真，可知接收模块接收内容和发送内容一致

实现FPGA与电脑串口的通信程序，Quartus II 13.0 上运行无误，所用FPGA芯片型号为Altera Cyclone IV E ,EP4CE15F23C8。烧写进FPGA开发板后，从串口助手向FPGA板发数据，可从串口助手收到发送数据加一后的结果。

FPGA串口收发字符串之串口接收模块，有需要的同学可以下载！

PC上位机通过串口发送数据至fpga，fpga存储数据至ram并将接收的数据通过串口发送至pc上位机

FPGA的串口驱动，用VHDL编写，基于RS232通信协议

基于16倍过采样的串口解析代码，有说明文档，发送说明文档，接收说明文档，和串口协议分析。发送和接收文档有对工程代码的逐句注释解释。