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X-HDL绿色版，VHDL转Verilog神器

X-HDL绿色版。VHDL和Verilog互转神器，ASIC/FPGA设计必备！

2021-11-03 08:26:20 19.29MB VHDL Verilog

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利用有限状态机设计的数字密码锁

本系统是基于EDA作为开发工具，VHDL语言为硬件描述语言，QUARTUS II作为程序运行平台，所开发的程序通过调试运行、波形仿真验证，初步实现了设计目标。本系统采用有限状态机进行设计，目的在于实现八位二进制，串行输入数字密码锁，并具有开锁与错误提示。开锁代码为八位二进制数，当输入代码的位数和位值与预先设置的密码一致时方可开锁，并使数码管显示由“B”变为“A”。

2021-10-12 20:38:22 266KB EDA作为开发工具，VHDL语言为硬件描述语言

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基于fpga的vga竖条显示

本文是基于fpga的竖条，横条，棋盘格用按键控制变换的。

2021-09-08 10:38:50 1KB fpga，vhdl

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5阶fir滤波器，vhdl编写

基于fpga的fir数字滤波器，用vhdl编写，阶数位5阶，可以好好参考

2021-06-11 21:36:49 416KB vhdl fir

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EDA实验作业课程设计，用原理图输入法设计一位全加器，计数器(74160)和译码器(7448)，顶层用原理图设计，用混合输入及层次化设计，VHDL语言的组合电路设计，0--9可逆计数器输出的是8421BCD码，交通灯，数字钟

用原理图输入法设计一位全加器，计数器(74160)和译码器(7448)，顶层用原理图设计，用混合输入及层次化设计，VHDL语言的组合电路设计，0--9可逆计数器输出的是8421BCD码，交通灯，数字钟的VHDL语言设计

2021-05-25 11:09:44 2.44MB 用原理图输入法设计一位全加器，计数器(74160)和译码器(7448)，顶层用原理图设计，用混合输入及层次化设计，VHDL语言的组合电路设计，0--9可逆计数器输出的是8421BCD码，交通灯，数字钟

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数字逻辑实验报告vhdl

简易电子琴,简易频率计,交通灯控制器设计,电子钟设计,药片装瓶系统设计

2021-05-24 23:58:37 909KB 数字逻辑，vhdl

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vhdl实现串并转换和并串转换包含代码

使用了vhdl语言实现了数据的串并转换，以及并串转换，包含代码，代码易懂，适合初学者学习。

2021-05-22 15:29:49 2KB 串并转换，vhdl，并串转换

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quartus 9.0实现的正弦波，VHDL语言

2021-05-20 16:06:45 504KB quartus 三角波 VHDL

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用FPGA实现汉明译码器

用VHDL语言实现汉明编码，在FPGA平台上

2021-05-14 15:26:55 1.48MB FPGA，VHDL

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VHDL实现多功能信号发生器

基于FPGA用VHDL语言可以实现方波锯齿波三角波正弦波

2021-04-29 19:32:39 2KB dds，vhdl

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