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xilinx的fpga+pcie数据采集卡，包括linux及windows下的驱动以及测试程序.

2021-06-22 09:23:32 4.45MB xilinx fpga pcie 驱动

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xilinx IP 下载地址汇总

xilinx IP 下载地址汇总包含所有XILINX IP资源

2021-06-18 19:47:06 1.22MB xilinx IP

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FPGA全局时钟约束(Xilinx)

FPGA全局时钟约束(Xilinx)，需要这方面的朋友可以下来看看

2021-06-18 14:40:13 247KB FPGA全局时钟约束

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ug902 Vivado Design Suite User Guide_ High-Level Synthesis.pdf

最近版本官方文档，ug902 Vivado Design Suite User Guide_ High-Level Synthesis.pdf，使用vivado详细步骤

2021-06-18 11:14:14 6.4MB fpga vivado hls xilinx

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基于Xilinx LUT6设计高效紧凑的2:1 Bus Mux.pdf

在FPGA逻辑设计中，从两组总线数据源中，根据某个条件选择其中一组输出，是一个十分常见的设计需求。Xilinx 自Spartan-6开始，至今最新的UltraSCALE+系列FPGA均是基于LUT6的架构，根据其原理，Xilinx 1个LUT6可以实现2-bits的2:1 Mux，从而，一个非常常用的32-bits 2:1 Bus Mux，Xilinx 6系/7系FPGA仅需4个Slices即可实现，且UltraSCALE系列甚至仅需2个Slices即可实现。

2021-06-17 18:03:59 605KB Xilinx LUT6 2:1BusMux FPGA

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XDC 约束技巧之CDC 篇

CDC是Clock Domain Crossing的简称，CDC时序路径指的是起点和终点由不同时钟驱动的路径。在电路设计中对这些跨时钟域路径往往需要进行特别的处理来避免亚稳态的产生，例如使用简单同步器、握手电路或是FIFO来隔离

2021-06-17 14:10:38 947KB xilinx XDC约束技巧

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xilinx_srio_gen2_license_2017_4.lic

赛灵思xilinx serial RappidIo 破解license，vivado 2017.4版本亲测可用，其他版本未知，使用时请将最后一段文字删除

2021-06-16 18:42:10 2KB srio rappidio xilinx license

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Xilinx_FPGA__4层板6层板设计

基于FPGA的四层六层PCB板的设计，焊盘过孔尺寸等布线规则，信号完整性分析、仿真以及电路板的设计策略和布线策略。

2021-06-16 16:11:24 1.14MB FPGA 四层六层板

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在FPGA上实现CRC算法的程序.zip

CRC校验

2021-06-15 18:02:37 11KB CRC FPGA xilinx verilog

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xilinx最新FIFO Generator v13.2 中文版

最新版xilinx ip核 FIFO Generator v13.2，欢迎大家下载一起交流资源。

2021-06-15 16:52:15 10.78MB xilinx ip核 fifo v13.2

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